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https://repositorio.unipampa.edu.br/jspui/handle/riu/9665
Tipo: | Trabalho de Conclusão de Curso |
metadata.dc.title: | Projeto de um indutor ativo CMOS de baixa potência para circuitos deslocadores de fase operando em sub-GHz |
Autor(es): | Oliveira, Raul Pedrotti de |
Primeiro Orientador: | Girardi, Alessandro Gonçalves |
Coorientador: | Severo, Lucas Compassi |
Resumo: | As especificações de baixa potência de CIs de RF (radiofrequência) operando na banda UHF aumentaram, devido ao aumento da demanda de sistemas batteryless e de baixo consumo em apenas um chip, os chamados SoCs. Os indutores são amplamente utilizados em circuitos de front-end, entretanto, para faixas de frequência de sub-GHz, a implementação de indutores torna-se um desafio, tanto em virtude da indutância ser maior, implicando em um área ocupada de silício maior quanto no fator de qualidade, que tende a ser baixo. Este trabalho visa o projeto de um AI (indutor ativo) que satisfaça os requisitos de fator de qualidade maior e área de silício ocupada menor em relação aos indutores planares, bem como, a otimização da topologia para atingir baixa potência consumida e aumento no fator de qualidade para aplicações em deslocadores de fase. Assim, foi inicialmente projetado um indutor ativo com topologia simplificada para fins de validação e análise dos pontos de operação do AI, em seguida foi projetado o AI balanceado de ultra-baixa tensão implementado a partir de OTAs (amplificadores operacionais de transcondutância) baseados em inversores. Porém, a redução em VDD (fonte de alimentação) implica no aumento da complexidade de projeto e variações de processo, então, foram explorados métodos de reduzir essas variações e diminuir a CMRR (taxa de rejeição de modo comum) através de circuitos de CMFB (realimentação de modo comum) e polarização dos transistores. Após o projeto do AI, foi implementado um deslocador de fase baseado em uma rede T-diferencial operando na frequência de 400 MHz. Os circuitos foram implementados no processo CMOS 65 nm sendo apresentadas duas versões do AI, a primeira com saída simples e VDD = 1,2 V com Qmáx de 14,44 e potência consumida de 1,3 mW, e a versão 2 com saída diferencial, VDD = 0,4 V para um fator de qualidade máximo de 215,06 e PDC igual a 300,28 μW e uma SRF (frequˆencia de ressonˆancia pr ́opria) de 1,57 GHz. Também foi implementada a estratégia para variação da indutância do AI baseado em um seletor de 4 bits aplicado ao PS (deslocador de fase), resultando em um ∆φ de -79,91◦ para apenas 1 seçao, logo, com 5 seçoes é possível obter uma variação de fase de 360◦ com uma potência consumida entre 1,50 mW e 3,65 mW conforme as combinações do seletor de bits. Palavras-chave: Indutor Ativo. Circuitos em sub-GHz. Baixa Potência. Deslocadores de Fase. |
Abstract: | In the realm of low-power RF ICs for the UHF band, demands have grown for integrated systems that operate without batteries and consume minimal energy on a single chip, known as SoCs. Inductors play a crucial role in front-end circuits, but their use becomes challenging in sub-GHz frequencies. This is because higher inductance requirements mean they take up more die area and often have lower quality factors. This project aims to design an active inductor that meets the need for higher quality factors and smaller silicon area compared to traditional planar inductors. The goal is to optimize the topology to achieve low power consumption and improve quality factors for phase shifters operating at sub-GHz applications. Initially, a simplified active inductor topology was designed for validation and analysis. Following this, an ultra-low voltage balanced active inductor was developed using inverter-based OTA. However, reducing VDD increases design complexity and process variations, necessitating methods to mitigate these issues through CMFB circuits and sub-circuits for transistor biasing. After developing the active inductor, a 400 MHz phase shifter was implemented using a T-differential network. These circuits was designed in a CMOS 65 nm process. Two versions of the active inductor were implemented: the first with a single-ended output and VDD = 1.2 V, achieving a maximum Q of 14.44 with a power consumption of 1.3 mW, and the second with a differential output and VDD = 0.4 V, achieving a maximum Q of 215.06 with a power consumption of 300.56 μW and a SRF of 1.57 GHz. A strategy for varying the inductance of the active inductor based in a 4-bit selector applied to the phase shifter resulted in a phase shift (∆φ) of -79.91◦ with only 1 section. With 5 sections, a full 360° phase shift can be achieved with power consumption between 1.50 mW and 3.65 mW according the bit selector combinations. Keywords: Active Inductor. Sub-GHz Circuits. Low Power. Phase Shifters. |
metadata.dc.subject: | Engenharia de telecomunicações Indutor ativo Circuitos em su-GHz Baixa potência Deslocadores de fase Active inductor Sub-GHz circuits Low power Phase shifters Telecommunications engineering |
CNPQ: | CNPQ::ENGENHARIAS |
Idioma: | por |
metadata.dc.publisher.country: | Brasil |
metadata.dc.publisher: | Universidade Federal do Pampa |
Sigla da Instituição: | UNIPAMPA |
Campus: | Campus Alegrete |
metadata.dc.identifier.citation: | OLIVEIRA, Raul Pedrotti de. Projeto de um indutor ativo CMOS de baixa potência para circuitos deslocadores de fase operando em sub-GHz. Orientador: Alessandro Gonçalves Girardi. 2024. 91p. Trabalho de Conclusão de Curso (Bacharel em Engenharia de Telecomunicações) - Universidade Federal do Pampa, Curso de Engenharia de Telecomunicações, Alegrete, 2024. |
Tipo de acesso: | Acesso Aberto |
metadata.dc.identifier.uri: | https://repositorio.unipampa.edu.br/jspui/handle/riu/9665 |
metadata.dc.date.issued: | 10-Jul-2024 |
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TCC_Raul_Pedrotti_de_Oliveira-2024.pdf | 5.82 MB | Adobe PDF | ???org.dspace.app.webui.jsptag.ItemTag.view??? |
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