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Tipo: Trabalho de Conclusão de Curso
Título : Projeto de uma unidade lógica aritmética
Autor(es): Badwan, Mohamad El Abd Mohamad
Primeiro Orientador: Kakuno, Edson Massayuki
Coorientador: Tavares, Reginaldo da Nóbrega
1° Membro da banca: Kakuno, Edson Massayuki
2° Membro da banca: Neves, Bruno Silveira
3° Membro da banca: Ourique, Fabrício de Oliveira
Resumo: Neste trabalho é apresentado um estudo de implementação em nível físico do projeto de uma Unidade Lógica Aritmética (ULA) de oito bits, usando a estrutura bit-slice e utilizando a tecnologia CMOS. Dois modelos de mapeamentos lógicos serão realizados e comparados em termos de área de ocupação do circuito, principalmente em relação ao número de transistores utilizados de cada modelo. A preocupação com a área está relacionada ao custo de fabricação do circuito e ao número de circuitos que podem ser fabricados em um mesmo wafer de silício. Adicionalmente a isto, o número de transistores afeta o consumo dinâmico e estático. Este tipo de preocupação é de particular interesse em projetos de dispositivos portáteis que utilizam baterias para o seu uso, pois precisam minimizar o consumo energético. O mapeamento lógico dos circuitos é um aspecto que tem grande impacto na estrutura do circuito. Neste projeto, a implementação inicial da ULA foi realizada com mapeamento para portas NAND. A partir da especificação do projeto para um slice, obtiveram-se as equações lógicas iniciais, que foram minimizadas, fatoradas e decompostas. Posteriormente foi feito o mapeamento para portas NAND e em seguida realizado a geração do layout do circuito com o uso da ferramenta MARTELO. Na segunda etapa, foi realizado o mapeamento do circuito para portas complexas, obtendo-se através da ferramenta ASTRAN o layout do circuito. Nesse processo de definição física do circuito, foram realizadas otimizações em termos de número de transistores, nos diversos níveis do fluxo do projeto.
Resumen : This work implements an 8 bits Arithmetic Logic Unit (ALU) using bit-slice structure from the through chip level physical design using CMOS technology. Two types of logical mappings models will be compared in terms of circuit area and number of transistors. Concern about the area is related to the manufacturing cost of the circuit and the number of circuits that can be manufactured on a single silicon wafer. Additionally to this, the number of transistors affects the power drain. This kind of concern is of particular interest in projects of portable devices that operate with batteries. The mapping of logical circuits is one aspect that has great impact on the structure of the circuit. In this project, the initial implementation of the ALU was performed using mapping for NAND gates. From the design specification for one slice, we obtained the initial logic equations, which were minimized, factored and decomposed. Following was done the mapping using NAND gates and then performed the design of the circuit layout using MARTELO software. In the second step was the mapping of circuit for complex gates, getting the layout of the circuit using ASTRAN software. In the process of obtaining the physical circuit, optimizations in number of transistors were done in several levels of project’s workflow.
Palabras clave : ULA
Bloco operativo
Projeto de circuitos integrados
Bit-slice
ALU
Operating block
Integrated circuit design
CNPQ: CNPQ::ENGENHARIAS
Idioma: por
metadata.dc.publisher.country: Brasil
Editorial : Universidade Federal do Pampa
Sigla da Instituição: UNIPAMPA
Campus: Campus Bagé
Citación : BADWAN, Mohamad El Abd Mohamad. Projeto de uma unidade lógica aritmética. 81 p. 2011. Trabalho de Conclusão de Curso (Graduação em Engenharia de Computação) – Universidade Federal do Pampa, Campus Bagé, Bagé, 2011.
Tipo de acesso: Acesso Aberto
URI : http://dspace.unipampa.edu.br:8080/jspui/handle/riu/4632
Fecha de publicación : 20-dic-2012
Aparece en las colecciones: Engenharia de Computação

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