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dc.contributor.advisor1Aguirre, Paulo César Comassetto de-
dc.creatorVieira, Ramon Henrique-
dc.date.accessioned2022-04-07T18:46:57Z-
dc.date.available2022-04-07-
dc.date.available2022-04-07T18:46:57Z-
dc.date.issued2022-03-17-
dc.identifier.citationVIEIRA, Ramon Henrique. Projeto de um ADC flash de 3 bits do tipo rail-to-rail completamente diferencial para aplicações de baixa tensão. Orientador: Paulo César Comassetto de Aguirreo. 2022. 86p. Trabalho de Conclusão de Curso (Bacharel em Engenharia de Telecomunicações) - Universidade Federal do Pampa, Curso de Engenharia de Telecomunicações, Alegrete, 2022.pt_BR
dc.identifier.urihttps://repositorio.unipampa.edu.br/jspui/handle/riu/7013-
dc.description.abstractLow-voltage and low-power integrated circuits are being used more by the electronic industry. The reduction of the power supply voltage impacts the excursion of input and output signals. Thus, the development of electronics circuits with rail-to-rail input capability is desired. Analog-to-digital converters (ADCs) are key blocks in many devices, from low-frequency signal acquisition applications to the quantization in low-IF and zero-IF receivers. This work presents the design of Flash ADCs for low-voltage applications. To design a Flash ADC it is necessary to design a resistive voltage divider ladder, comparators, and a binary-to-thermometer decoder. This work is divided em two parts: initially, prototype 01 is presented. It is powered by a 0.6-V power supply and is composed of single-ended comparators and a Wallace-Tree decoder. The second part of this work presents prototype 02, which works for a 0.5-V power supply and is composed of fully-differential comparators and a mux-based decoder. The Flash ADCs designed in this work have rail-to-rail input capability and the simulation results of both ADCs are presented. Two CMOS comparator topologies are used in the ADCs to allow low-voltage operation: A Double-Tail comparator with NMOS input pair transistors and a Dynamic-Latch comparator with PMOS input pair. The circuits are designed in a 180-nm CMOS process with a sampling frequency of 38,192 MHz in prototype 01 and 20 MHz in prototype 02. The power consumption of prototype 01 is 19.97 μW while the total power consumption of prototype 02 is 60.6 μW at schematic-level simulations and 67.75μW at post-layout simulations. Keywords: Analog-to-digital Converters, Flash ADC, Low Voltage, Low Power, Analog Design, Layout Design, Double-tail comparator, Dynamic-latch comparator, mux-based-decoder, Wallace-tree-decoder.pt_BR
dc.languageporpt_BR
dc.publisherUniversidade Federal do Pampapt_BR
dc.rightsAcesso Abertopt_BR
dc.subjectEngenharia de telecomunicaçõespt_BR
dc.subjectConversores digitais-analógicospt_BR
dc.subjectTelecomunication engeneeringpt_BR
dc.subjectDigital-to-analog converterspt_BR
dc.titleProjeto de um ADC flash de 3 bits do tipo rail-to-rail completamente diferencial para aplicações de baixa tensãopt_BR
dc.typeTrabalho de Conclusão de Cursopt_BR
dc.publisher.initialsUNIPAMPApt_BR
dc.publisher.countryBrasilpt_BR
dc.subject.cnpqCNPQ::ENGENHARIASpt_BR
dc.description.resumoCircuitos integrados de baixa potência e baixa tensão de alimentação estão sendo cada vez mais empregados na indústria eletrônica. A redução da tensão de alimentação impacta na excursão dos sinais de entrada e saída, deste modo busca-se o desenvolvimento de circuitos com entrada rail-to-rail. Conversores analógico-digitais (ADCs) são blocos chave na construção de dispositivos que vão desde o condicionamento de sinais de baixa frequência até a quantização em receptores low-IF e zero-IF tradicionais. Este trabalho apresenta o projeto de ADCs Flash para aplicações de baixa tensão. Para a construção de um ADC do tipo flash, tema deste trabalho, são necessários projetar divisores de tensão, comparadores e decodificadores. Este trabalho está dividido em duas partes: A primeira diz respeito à utilização de comparadores Single-Ended e do decodificador Wallace-Tree na construção do protótipo 1 com tensão de alimentação igual a 0,6 V. A segunda diz respeito a utilização de comparadores com entrada completamente diferencial, no qual foi possível reduzir a tensão de alimentação para 0,5 V, e a utilização do decodificador baseado em Mux. Em ambos os casos este trabalho apresenta os resultados de simulação obtidos com para os dois protótipos, sendo ambos com capacidade de entrada rail-to-rail. Para que os circuitos funcionem em baixas tensões, duas topologias de comparadores foram utilizadas, um com entrada NMOS (Double-tail) e outro com entrada PMOS (Dynamic-latch). O circuito foi projetado em um processo CMOS de 180 nm e frequência de amostragem de 38,192 MHz no protótipo 1 e 20 MHz no protótipo 2. O consumo de potência do protótipo 1 é de 19,97 μW enquanto o consumo de potência do protótipo 2 é 60,6 μW em nível de esquemático e 67,75 μW em nível de leiaute. Palavras-chave: Conversor Analógico Digital, Flash ADC, Baixa Tensão, Baixo consumo de Potência, Projeto Analógico, Projeto de Leiaute, Double-tail comparator, Dynamic-latch comparator, Decodifificador baseado em MUX e decodificador Wallace tree decoder.pt_BR
dc.publisher.departmentCampus Alegretept_BR
???org.dspace.app.webui.jsptag.ItemTag.appears???Engenharia de Telecomunicações

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